Xilinx.Virtex4.DSP48.karma--;

AGC B2 forkを予定動作クロックで動く様にグローバルクロック制約付きでISEにてモニョる．
具体的に言うと，突っ込む予定のVirtex4なFPGAの中にあるDSPになる様に結合乗加算やら
結合加乗算をFFで分離したり，運用で対処出来る範囲でコンパレータのbit幅を縮めたり．
[Poking AGC B2 fork w/ working (planning) global clock on fscking ISE.
So, isolate fused multiply-add/add-multiply, or shrinking comparator
bit length to push into Virtex4's internal DSP.]

で，結局，受信側PHY下位層で動くブツは，予定動作クロック128MHzに対して130MHz．
送信側PHY下位層で動くブツは，予定動作クロック256MHzに対して，141MHz．
やっぱ，256MHzは無理やん．中のDSPは500MHzで動くとか言っとるらしいけど，
たぶんハッタリと見た． :DDD
[Finally, I did the one which function at where lower layer than reception
PHY will function w/ 130MHz (planning clock is 128MHz), and the one at where
lower layer than transmission PHY will function w/ 141MHz (planning clock is
256MHz). Bah, it might be impossible to function w/ 256MHz to me. *stab*.
T3h fscking DSP won't function w/ 500MHz, unlike t3h spec saz.
/me failz. :DDD]

つーか，後者は配線遅延が既に六割を越えてるし，オーバーサンプリング前のクロックで
動かす方向で検討せねばならんね，コイツは． :p
[Well, the latter's route delay takes over six out of ten. There is no way to
make it capable, I guess. I should reconsider to make it function at where
pre-oversampling domain. :p]